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    公开号:WO1990002450A1
    申请号:PCT/JP1989/000890
    申请日:1989-08-30
    公开日:1990-03-08
    发明作者:Hideki Shutou；Fumihiro Suenaga；Minoru Takeno
    申请人:Fujitsu Limited；
    IPC主号:H03K19-00
    专利说明:
    [0001] 明 細 書
    [0002] プログラマブル ♦ ロジックアレイの論理規模拡張構成
    [0003] 〔技術分野〕
    [0004] 本発明は、 プログラマブル · ロジックアレイの論理規模拡張構成に関 し、 特に 1つのロジックアレイ部により構成される論理回路の規模を複 数のロジックアレイ部により構成される論理回路規模と等価な規模に拡 張するプログラマプル ♦ ロジックアレイの論理規模拡張構成に関する。
    [0005] 〔背景技術〕
    [0006] プログラマブル ♦ ロジックアレイ （ P rogrammable L ogic A rray：
    [0007] P LA、 以下同じ） は、 プログラマブルな論理回路を実現可能な論理演 算用ハードウェアであり、 目的に応じた論理回路を簡単に構成でき、 か つ、 演算速度を高速に保つことが可能な論理演算回路である。
    [0008] 第 1図に P L Aの基本構成例を示す。 同図では、 簡単のため 2入力 ( X 1 , χ 2 ) 、 2出力 （ y i , y2 ) の論理演算回路を実現する P L Aの例を示してある。
    [0009] 入力 xi は入力バッファ 1 1 ι に入力される。 入力バッファ Ί 1 ι の 正論理出力 X i は入力線 1 に、 負論理出力 X i は入力線 £ 2 に出力さ れる。 同様に、 入力 x2 は入力バッファ 1 Ί 2 に入力される。 入力パッ ファ 1 12 の正論理出力 Χ 2 は入力線 ^ 3 に、 負論理出力 Χ 2 は入力線
    [0010] I 4 に出力される。
    [0011] 一端が夫々接地された抵抗 Ί 21 , 22 は出力線 0 , 02 を介し て出力バッファ 1 3! , 132 の入力端子に接続されている。 上記の入 力線 £ i 〜£ 4 及び出力線 0 ι ， 02 の夫々に対して、 直交する方向に 積項線 a ! , a 2 が配線されている。 積項線 a〗 ， a2 は抵抗 Ί 4 ι , 142 を介してハイレベルの電圧 Vc cが共通に印加されている。
    [0012] 入力線 £ ι 〜£ 4 及び出力線 Ο ι , 02 と稹項線 a ， a2 とが交叉 する各点は P LA叉点 1 5と呼ばれる。 また、 入力線^ 1 〜 と積項 線 a 1 , a 2 からなる S線群は A N Dアレイ 16と称される。 更に、 出 力線 Oi ， 02 と積項線 at , a2 からなる配線群は ORアレイ 1 7と
    [0013] 4¾される ϋ
    [0014] Ρし 叉点1 5のうち所望の P L Α叉点を短絡又は開放することによ り、 入力 xi , x2 は所望の積和形式の論理式で表わされる出力 yi , y2 とされて、 出力バッファ 13ι , 132 から取り出される。
    [0015] 上記基本構成の P L Aにおいて、 今、 第 Ί図の斜線を付した P L A叉 点 1 5の各交叉線を短絡した場合を考える。 この場合、 積項鎳^ が論 理 Ίになるのは、 入力線 £ ι の論理 X i と入力線 £ 4 の論理 x2 が共に 1の場合である。 積項線 a 2 が論理 1になるのは、 入力線 je 2 の論理 , と入力線 3 の論理 X 2 が共に 1の場合である。 更に、 出力線 0， が論理 1になるのは、 積項線 at 又は a2 の少なくとも一方が論理 1の 場合である。 また、 出力線 02 が論理 1になるのは、 積項線 ai が論理 1の場合である。 従って、 出力 yi , y2 と入力 xi , χ2 の関係は、 y 1 = X 1 ♦ X 2 + X 1 ♦ X 2
    [0016] y 2 = X 1 ♦ x 2
    [0017] となる。
    [0018] 以上の例と同様にして、 各 P LA叉点 Ί 5の部分で交叉する各交叉線 を接続するか否かにより、 所望の論理回路を構成することができる。 第 Ί図のような P LAを構成する上において、 P LA叉点 Ί 5の部分 を第 2図に示すようなヒューズ 1 8で構成した従来例がある。 この場合、 製造された段階では全ての P L A叉点 Ί 5のヒューズ 1 8は短絡されて おり、 ユーザが使用する際に、 論理回路のプログラム内容に応じた部分 のヒューズ Ί 8に外部から電流パルスを印加することにより、 不要な P LA叉点 1 5のヒューズ 1 8を溶断させて解放状態とし、 前記 A N Dァ レイ 1 6及び ORアレイ 1 7を所望の構成とする。 このように製造段階 ではプログラムされておらず、 現場段階でプログラム可能な P LAは、 F P LA { field programmable logic array) と呼ばれる。
    [0019] しかし、 上記ヒューズ溶断型の F P LAでは、 特別な溶断装置を用い てヒューズ 1 8を溶断することによって論理回路を設定しているため、 利用者が装置に組み込む以前でしか自由に内容を設定できず、 また、 溶 断後は、 内容の変更ができないという欠点がある。
    [0020] そこで、 この欠点を補うために、 ヒューズ 1 8を第 3図に示すように 半導体スイッチング素子 1 9に置き換えた P LAが知られている。 この P L Aはメモリ素子に記憶したオン Zオフ情報 （以下、 叉点情報と呼ぶ） を第 3図に示す制御線 20を介して半導体スィツチング素子 1 9を制御 することにより、 任意の論理回路を得る F P L Aである。 このような F P LAを EA P LA ( electrical ly al terable programmable logic array) と呼ぶ。
    [0021] この E A P L Aは、 ヒューズ " 1 8を物理的に溶断する構造ではないた め、 論理の内容を繰り返し設定 · 変更可能である。 そして、 この EAP し Aは前記したように、 P L Aを構成する P L A叉点 Ί 5の数と同じビ ッ 卜数の叉点情報をメモリ素子に記億し、 論理が変わる毎にメモリ素子 の記億内容を変更する構造になっている。 これにより、 Ί個の EA P L Aで複数の論理回路を実現することができる。 しかし、 上記の E A P L Aでは、 P L A叉点 1 5の絵数と等しい半導 体スイッチング素子 1 9の個数により論理回路の規模が決定されるため、 論理回路設計の自由度が低く、 また、 複雜な論理演算や多種類の論理演 算を行なうためには大規模な構成となるという問題がある。
    [0022] また、 P L Aを用いて論理回路を組み立て、 その論理回路の出力を使 用して当該論理回路をデバッグする場合、 デバッグする譫理回路の親模 が大きいと、 多数の P L Aを使用しなければならないという問題がある。 更に、 従来の E A P L Aではメモリ素子に書き込んだ、 各 P L A叉点 1 5の半導体スイッチング素子 1 9の叉点情報を変更することにより論 理回路の内容を変更する場合、 論理回路が意図した回路構成に変更され ているかのチ Iヅクが予 φ行なえないという問題がある。
    [0023] 本発明は以上の点に鑑みてなされたもので、 ' 1つのロジックアレイ部 により構成される論理回路の規模を複数のロジックアレイ部により構成 される論理回路の規模と等価な規模に拡張するプログラマブル · ロジッ クアレイの論理規模拡張構成を提供することを目旳とする。 〔発明の開示〕
    [0024] 本発明は外部からの論理設定データにより P L A叉点に設けられた半 導体スイツチング素子がスイッチング制御されることにより論理回路が 設定され、 入力信号に対し該設定された論理回路による論理演算を行な い、 得られた演算結果を出力するロジックアレイ部と、 前記論理設定デ ータが記憶されている記憶手段と、 前記記憶手段に記億された複数個の 論理設定データのうちの一つの論理設定データの選択を行ないロジック アレイ部へ供給してロジックアレイ部の論理回路を設定する切替え設定 手段を有するようにしたものである。 上記入力信号に対し設定手段によりロジックアレイ部は論理設定を切 替えながら演算を行なうため、 1つのロジックアレイ部は記憶手段に記 億されている論理設定データの数と同じ数の論理回路を選択的に構成で ぎる。
    [0025] また、 本発明は上記記億手段に複数個の論理設定データを予め記憶す ると共に、 その記億手段からの論理設定データを選択出力してロジック アレイ部へ供給する選択出力手段と、 ロジックアレイ部に設定された諭 理回路により演算を行なった結果を一時記億し、 記億結果をロジックァ レイ部の入力又は演算結果出力として出力するラッチ回路と、 ラッチ回 路からのラッチ信号が供給され、 該ラッチ回路で演算結果をラッチして いる期間に前記記億手段の中の論理設定データのうち 1つを選択し、 論 理設定データを書き替える設定手段とを有し、 該入力信号に対し、 該設 定手段により該ロジックアレイ部の論理設定データを書き替え、 該ロジ ックアレイ部の演算結果を該ロジックアレイ部に帰還する構成としたも のである。
    [0026] この発明によれば、 ロジックアレイ部で 1番目の論理回路に基づいて 論理演算された入力信号は、 ラッチ回路を通して再びロジックアレイ部 へ入力され、 ここで 2番目の論理回路に基づく論理演算が行なわれる。 以下、 上記と同様にして記億手段に記億されている複数個の諭理設定デ ータ分だけロジックアレイ部は出力信号が次々と入力側へ帰還される。 このため、 1 つのロジックアレイ部で 1 つの入力信号に対して複数の論 理回路による論理演算が時系列的に行なえる。
    [0027] また、 本発明はロジックアレイ部を複数のプロックに分割すると共に、 記憶手段をブロック数と同数のメモリ領域に分割し、 分割したメモリ領 域のうち 1 のメモリ領域から読み出した論理設定データと、 論理設定デ ータをロジックアレイ部の複数のプロックのうち対応するプロックに供 給することにより得られるプロック内の半導体スイッチング素子のオン ノオフ情報とを比較して一致 Z不一致を検出する良/不良検出部を設け たちのである。
    [0028] これにより、 ブロック対応に良/不良が判定できるので、 不良と判定 されたプ αックは使用しないようにできる。 また、 この発明によれぱ、 設定した論理設定データ.が誤っている場合にも不良と検出できる。
    [0029] 〔図面の簡単な説明〕
    [0030] 第 1図は P L Aの基本構成を示す回路図、
    [0031] 第 2図は P L A叉点のヒューズを示す回路図、
    [0032] 第 3図は P L A叉点の半導体スィツチング素子を示す回路図、 第 4図は本発明の原理を示すプロック図、
    [0033] 第 5図は本発明の第 1実施例のプロック図、
    [0034] 第 6図は第 5図中のセレクタの回路図、
    [0035] 第 7図は第 5図の第 1の実施例の動作説明用タイムチヤ一卜、 第 8図は本発明の第 2実施例のプロック図、
    [0036] 第 9図は本発明の第 3実施例のアロック図、
    [0037] 第 1 0図は第 8図及び第 9図中のメモリのデータ構造を示す図、 第 1 1図は第 9図の要部の動作説明用タイムチヤ一卜、
    [0038] 第 1 2図は本発明の第 4実施例のブロック図、
    [0039] 第 1 3 A図及び第 1 3 B図は夫々第 1 2図のロジックアレイ部の回路 図、
    [0040] 第 1 4図は第 Ί 2図中のセレクタのプロック図、
    [0041] 第 1 5図は第 1 2図中のパリティチェッカの回路図、 第 1 6図は第 1 5図中のパリティチェッカの動作説明図 である。
    [0042] 〔発明を実施するための最良の形態〕
    [0043] 第 4図において、 ロジックアレイ部 2 1 , 記億手段 2 3及び切替え設 定手段 2 4により 1つの P L Aが構成される。 ロジックアレイ部 2 Ί は P L A叉点に半導体スイッチング素子 2 2が設けられており、 半導体ス イッチング素子 2 2が論理設定データによりスイッチング制御されるこ とにより、 論理設定データに応じた論理回路が設定される。
    [0044] 記億手段 2 3は論理設定データを複数予め記憶されている。 設定手段 2 4は記億手段 2 3に記億されている複数の論理設定データの中から一 の論理設定データを逐次選択出力してロジックアレイ部 2 1 へ供給し、 ロジックアレイ部 2 1 の論理回路を切替え設定する。
    [0045] 入力端子 2 5からロジックアレイ部 2 1 に入力される入力信号に対し て、 ロジックアレイ部 2 1 は上記の設定手段 2 4により論理設定を切替 えながら論理演算を施して出力端子 2 6へ演算結果を出力する。 従って， 本発明によれば、 単一のロジックアレイ部 2 1 により構成される論理回 路を複数の論理回路のうちの一つに切替えることができるため、 複数の 口ジックアレイ部により構成される論理回路の規模と等価な規模に拡張 することができる。
    [0046] 次に本発明の各実施例について更に詳細に説明する。 第 5図に示す本 発明の第 1 実施例の構成図において、 第 4図と同一構成部分には同一符 号を付し、 その説明を省略する。 第 5図において、 入力端子 3 Ί 1 ,
    [0047] 3 1 2 に並列に入力される入力信号と、 入力端子 3 2に入力される制御 信号とは位相周期するようになされている。 セレクタ 3 3 ι 及び 3 3 2 は、 ロジックアレイ部 21の入力側に設けられており、 入力選択回路
    [0048] 34を構成している。
    [0049] レジスタ 35及び 36は前記記憶手段 23を構成している。 レジスタ
    [0050] 35は mビッ トの第 1の論理設定データを予め記憶しており、 またレジ スタ 36は mビッ トの第 2の論理設定データを予め記憶している。 レジ スタ 35及び 36の各 mビッ 卜の並列出力論理設定データは、 m個のセ レクタ 37ι 〜37πιにより、 どちらか一方が選択出力されてロジック アレイ部 21へ入力され、 ロジックアレイ部 21内部の PLA叉点に設 けられた m個の半導体スイッチング素子 （図示せず） をオン又はオフに スイッチング制御する。 これにより、 ロジックアレイ部 21はレジスタ
    [0051] 35からの第 1の論理設定データ入力時には第 Ίの論理回路構成とされ、 レジスタ 36からの第 2の論理設定データ入力時は第 2の論理回路構成 とされる。
    [0052] ロジックアレイ部 2 Ίの出力側にはラッチ回路 38及び 39が夫々並 列に設けられている。 ラッチ回路 38はロジックアレイ部 1 1の出力信 号を、 入力端子 32からの制御信号の立上りでラッチして、 入力選択回 路 34へ帰還する回路で、 インパータ 40ι , 402 と、 NAND回路 411 ， 及び 42ι の組合わせからなる第 1のフリップフロップと、 N AND回路 412 及び 422 の組合わせからなる第 2のフリツブフロ プとから構成されている。
    [0053] また、 ラッチ回路 39はロジックアレイ部 21の出力信号を、 入力端 子 32からの制御信号の立下りでラッチして、 出力端子 46ι , 462 を並列に介して P LAの外部へ出力する回路で、 インバータ 43ι ,
    [0054] 432 と、 NAND回路 44ι 及び 45ι の組合わせからなる第 3のフ リップフロップと、 NAND回路 442 及び 45 の組合わせからなる 第 4のフリ ップフロップとから構成されている。
    [0055] 入力選択回路 34内のセレクタ 331 ， 332 は、 制御信号のレベル に応じて、 入力端子 311 ， 312 の入力信号とラッチ回路 38内の N
    [0056] AN D回路 41 ι , 412 の出力信号の一方を選択出力してロジックァ レイ部 21へ供給する。
    [0057] ここで、 セレクタ 33! , 332 , 371 〜37m は夫々同一構成で- 例えば第 6図に示す如く第 1の入力端子 51 , 第 2の入力端子 52が夫 々 2入力 AN D回路 54 , 55の一方の入力端子に各々接続され、 かつ, 制御信号入力端子 53 (前記制御信号入力端子 32に相当） がインパー タ 56を介して AND回路 54の他方の入力端子に接続される一方、 直 接 AN D回路 55の他方の入力端子に接続されている。 また、 AN D回 路 54及び 55の各出力端子に 2入力 OR回路 57を介して出力端子
    [0058] 58に接続されている。
    [0059] かかる構成により、 第 6図のセレクタは制御信号がハイレベルのとき は入力端子 52の第 2の入力信号を出力端子 58ぺ出力し、 制御信号が ローレベルのときは入力端子 51の第 1の入力信号を出力端子 58へ出 力する。
    [0060] 以上の構成の第 1実施例では最初に 2ビッ トの入力信号をロジックァ レイ部 21へ入力して、 レジスタ 35の第 1の論理設定データによる第 1の論理回路を実行した後、 その第 1の論理回路からの 2ビッ トの出力 信号をロジックアレイ部 21へ入力して、 レジスタ 36の第 2の論理設 定データによる第 2の論理回路を実行してラッチ回路 39を通して外部 へ出力する。
    [0061] ただし、 本発明は 2ビッ 卜の入力及び 2ビッ 卜の出力に限定されるも のではないことは勿論である。 入力信号及び断信号が ビッ 卜の 38及 び 39の各々 ·ε個のフリップフロップで構成される。
    [0062] また、 本実施例の P L Αの入力選択回路 34、 レジスタ 35， 36及 ぴラッチ回路 38 , 39の動作は、 タイミング制御回路 （図示せず〉 か らの同一制御信号 （クロック信号） により制御されているため、 同期し て動作する P LAとなっている。
    [0063] 次に、 本実施例の動作につき、 第 5図及び第 7図と共に更に詳細に説 明する。 第 7図 （ A) は入力端子 32に入力される制御信号の波形で、 時刻 t 〜t2 の期間ローレベル （ Lレベル） 、 時刻 t 〜t3 の期間 ハイレベル （ Hレベル） であり、 時刻 t 1 〜 t 3 で一周期を示す。 第 4 図 （B) は入力端子 3 Ί ! と 312 に並列入力される入力信号で、 時刻 t 3 の直前で Aから Bへ内容が切替わるものとする。
    [0064] まず、 制卸信号が Lレベルの期間 （ t! 〜t2 ) においては、 セレク タ 33 ι 及び 332 からは第 7図 （G) に示す如く入力信号 Aが取り出 されてロジックアレイ部 21に入力される。 一方、 このときはセレクタ 37i 〜37mから第 7図 <D) に①で示す如くレジスタ 35からの第 1の論理設定データが取り出されてロジックアレイ部 Ί 1に入力され、 ロジックアレイ部 21を第 1の論理回路に設定する。
    [0065] これにより、 入力信号 Aは、' ロジックアレイ部 21において、 第 Ίの 論理回路による論理演算が実行されて取り出される。 このときのロジッ クアレイ部 21の出力信号 （論理演算結果） は第 7図 （ E) に Iで示さ れる。
    [0066] このロジックアレイ部 21の出力信号 Iは、 時刻 t で制御信号が第 7図 （A) に示す如く Hレベルに変化した時に、 ラッチ回路 38により ラッチされる。 すなわち、 制御信号が Lレベルから Hレベルへ切り替わ ると、 NAN D回路 4 Ί ι , 42ι によりインパータ 40ι を経た第 1 出力線からの出力信号がラッチされ、 また N A N D回路 4 1 2 . 4 22 によりインバータ 4 02 を経た第 2の出力線からの出力信号がラッチさ れる。 このとき、 N A N D回路 4 5 ι , 5 z への制御信号は、 インパ ータ 4 3 ι , 4 32 により反転されるため、 Hレベルから L レベルへ切 り替わり、 N A N D回路 4 4 ι , 4 5 ι , 4 4 ι , 5 i ではラッチさ れない。
    [0067] また、 制御信号が Lレベルから Hレベルへ切り替わると、 セレクタ
    [0068] 3 7 1 〜3 7τπ により第 7図 《 D ) に②で示す如く レジスタ 3 6の第 2 の論理設定データが選択され、 かつ、 セレクタ 3 3 ι , 3 32 により第 7図 （〇） に 38 で示す如くラッチ回路 3 8からの出力信号 （第 2の論 理演算結果） が選択される。 これにより、 ロジックアレイ部 2 1 からは 第 7図 （ E ) に IIで示す如く、 ラッチ回路 3 8からの第 1 の論理演算結 果に、 更に第 2の論理設定データによる第 2の論理回路による論理演算 を実行して得られた信号が取り出される。
    [0069] 次に第 7図 （ A ) に示す如く時刻 t 3 で制御信号が Hレベルから Lレ ベルへ切り替わると、 N A N D回路 4 5 ι , 4 5 z への制御信号は、 ィ ンバータ 4 3 ι , 4 32 により、 Lレベルから Hレベルへ切り替わるた め、 時刻 t 3 より若干遅れ fc時刻 14 で N A N D回路 4 4 ι , 4 5 i に より第 1 出力線からの出力信号がラッチされ、 N A N D回路 4 42 ,
    [0070] 4 52 により第 2出力線からの出力信号がラッチされて、 それぞれ外部 へ出力される。 これにより、 ラッチ回路 3 9から出力端子 4 6 ι , 4 6 へ出力され る出力信号は、 第 7図 （ F ) に IIで示す如く時刻 14 で切替わる。 この 第 7図 （ F ) に示す出力信号]!は第 7図 （ E ) に Iで示したロジックァ レイ部 2 1 の出力信号と同一であり、 また入力信号 Aを第 1 の論理回路 と第 2の論理回路を直列に通して複雑な論理演算を行なって得られる信 号である。
    [0071] このように、 本実施例によれば、 制御信号 （クロック信号） の 1周期 で、 2つのレジスタ 35, 36の論理設定データによる第 1及び第 2の 論理回路を 1つのロジックアレイ部 21により設定することができるた め、 本実施例はロジックアレイ部 21の 2倍の論理規模を有する。
    [0072] 尚、 本実施例では、 ロジックアレイ部 2 "1の論理規模を 2倍に拡張す る場合について述べたが、 記億手段 24のレジスタの個数を 2個以上設 定することにより、 2倍以上に拡張することが可能である。
    [0073] 次に本発明の第 2実施例について説明する。 第 8図に示す本発明の第 2実施例の構成図中、 第 Ί図及び第 4図と周一構成部分には同一符号を 付し、 その説明を省略する。 第 8図において、 PLA叉点 15における 半導体スイッチング素子の制御端子は、 制御線 60を介してデータラッ チ回路 6 "Iの出力端に接続されている。
    [0074] データラッチ回路 61は、 ロジックアレイ部 21内の全ての PLA叉 点 15に対応するロジックアレイ論理設定データ 62をラッチし、 制 锄線 60を介して各 PLA叉点 Ί 5に出力する。 この場合、 ロジックァ レイ論理設定データ 62は、 ランダム · アクセス ·メモリ （RAM) 63からの読出しデータ 64が制御回路 70からのラッチ用クロック
    [0075] 65に従ってラッチされることにより規定される。
    [0076] RAM63は、 ロジックアレイ部 21内の全ての P L A叉点 Ί 5に対 応するロジックアレイ論理設定データ 62 (読出しデータ 64) を、 複 数の論理回路数分予め記億するメモリである。
    [0077] ここで、 ロジックアレイ部 21からの出力 yi , y2 又は初期設定ァ ドレス 66は、 アドレスセレクタ 67においてセレクト信号 68に従つ て選択され、 メモリアドレス信号 69として RAM63のアドレスを指 定する。 RAM63は、 このメモリ アドレス信号 69によって、 前記複 数の論理設定データのうち 1つの論理設定データを読出しデータ 64と して出力する。
    [0078] なお、 この場合、 制卸回路 70からのライ 卜ィネーブル信号 wがイネ 一ブル状態の場合に上記出力動作が可能である。
    [0079] 第 8図において、 ロジックアレイ部 21の 2ビッ トの出力 yi , y 2 により、 4つの論理状態が発生し得る。 そこで、 RAM63に、 予め書 込み制御信号に従って書込みデータとして、 ロジックアレイ部 2 Ί内の 全ての PL A叉点 1 5に対応する篛理設定データ 62を、 状態 Ί〜4の 4つの状態数分記憶させる。
    [0080] このときの記億形式を第 10図 （ A ) に示す。 同図において、 「状態 1」 と示される領域 91には、 出力 yi , y 2 が （ 0, 0 ) の状態の場 合に読出しデータ 64として出力されるべき論理設定データ 62が記憶 される。 Γ状態 2」 の領域 92には、 出力 yi , y2 が （ 0, Ί ) の状 態、 「状態3」 の頜域93には周じく （ 1 , 0 ) 、 「状態 4」 の領域 94には周じく （ 1 , 1 ) の各状態に場合に対応する論理設定データ 62が記億されている。
    [0081] 次に本実施例の動作について説明する。 上記諭理設定データ 62の R AM63への記億後、 まず動作開始時に、 制御回路 70からのセレク ト 信号 68により、 アドレスセレクタ 67が 2ビッ 卜の初期設定アドレス
    [0082] 66を選択してメモリアドレス信号 69として RAM63をアクセスす る。 またこれと周時に、 制御回路 70からのライ 卜イネ一ブル信号 wが RAM63を出力可能状態にする。
    [0083] これにより、 第 7図 （A ) の状態 1〜4のうちいずれか 1つの状態の 論理設定データ 62が、 読出しデータ 64として出力され、 このデータ は制御回路 70からのラッチ用クロック 65に従って、 データラッチ 61にラッチされる。
    [0084] そして、 データラッチ回路 61から出力される上記篛理設定データ 62が、 制御線 60を介してロジックアレイ部 21内の各 PL A叉点 1 5の接続状態を制御し、 これによりロジックアレイ部 21の 1つの論 理状態が決定される。.
    [0085] この論理犾態で、.ライ 卜イネ一プル信号 wがインアクティブに戻った 後、 入力 X i , X 2 が入力されるとロジックアレイ部 21において対応 する論理演算がなされ、 出力 y〗 ， y2 が確定する。
    [0086] —方、 アドレスセレクタ 67において前記初期設定アドレス 66の入 力後は、 セレクト信号 68は出力 , y 2 を選択するように制御して いる。 従って、 前記論理演算により出力 yi . y 2 が確定すると、 その 出力はアドレスセレクタ 67を介してメモリアドレス信号 69として R AM63をアクセスする。
    [0087] ライ トイネーブル信号 Wが適当なタイミングで RAM 63を出力可能 状態にすることにより、 出力 y i . y2 の論理状態に応じた状態が第
    [0088] 10図 （ A ) の状齄 1〜 4のうちから選択され、 読み出しデータ 64と して出力されてデータラッチ回路 61にラッチされ、 ロジ yクアレイ部 21の各 P L A叉点 1 5の次の状態が決定される。
    [0089] このようにして、 出力 yi , y2 の論理状態が変化するに従い、 ロジ ックアレイ部 21によって形成される論理回路の論理も動的に変化して ゆく。 すなわち、 自己の出力状態で回路の論理状態が遷移するという動 作が実現される。 従って、 第 Ί 0図 （ A ) の状態 1〜4のうちどの状態 が選択されるかは、 出力 y t , y2 自身に基づいて決定されるため、 状 態選択のための特別な状態遷移制御回路は必要なく、 セレク 卜信号 68 , ラッチ用クロック 65及びライ 卜イネ一ブル信号^等のタイミング制御 用の簡単な制御回路 70を外部に付けるだけで、 ロジックアレイ部 21 の高度な論理状態制御を実現できる。 本実施例によれば、 出力 yi ， y 2 の論理状態により、 次の ¾理演算 の種類を指定できるため、 多くの種類の論理演算を行なうために必要な 多くの P L Aによる論 S1規模を、 1つの Pし Aによる論理規模で実現す ることができる。
    [0090] 次に本発明の第 3実施例について第 9図乃至第 1 1図と共に説明する 第 9図中、 第 8図と同一構成部分には同一符号を付し、 その説明を省略 する。 第 9図に.おいて、 各 P L A叉点 Ί 5の制御綜 60には、 反転増幅 器 72, 73によって構成されるラッチ回路が接続され、 このラッチ回 路には、 ラッチ動作制锄用の半導体スイッチング素子 74， 制御線 75 を介して論理設定データ 76が入力する。 なお、 第 9図では ORアレイ 78の部分のみ具体的に示してあるが、 AN Dアレイ 77の部分も各 P LA叉点 1 5に対応して同じ構成を有する。
    [0091] 各制御線 75には、 AN Dアレイ 77及び ORアレイ 78内の各積項 線 a! , a2 毎に、 対応する各 P LA叉点 1 5に接続する各半導体スィ ツチング素子 74が共通に接続されている。 各制御線 75はドライブパ ッ ファ 79ι , 792 の各出力に接続される。
    [0092] 一方、 各半導体スイッチング素子 74は、 各行毎にデコーダ 80から 出力される制御 ^c! 〜c6 によってオンノオフ制御される。 すなわち、 デコーダ 80によって制御線 c！ 〜c6 のうちいずれか Ί本がァクティ ブになり、 対応する行の半導体スイッチング素子 74が同時にオンとな つて、 鲥御線 75を介してその行のラッチ回路 （反転増幅器 72, 73 ) に各論理設定データ 76が同時に書き込まれる。
    [0093] RAM81は、 ロジックアレイ部 2 Ί内の全ての P L A叉点 1 5に対 応する論理設定データ 76を、 複数の状態数分記憶するメモリである。
    [0094] αジックアレイ部 Ί 2からの出力 yi , Vz 又は初期設定アドレス 82は、 アドレスセレクタ 67においてセレクト信号 68に従って選択 され、 アドレス制御回路 83に入力される。 アドレス制御回路 83は、 アドレスセレクタ 67からの Ίつの入力に対応して P LA叉点 1 5の各 行に対応するメモリアドレス信号 84を煩次出力する。
    [0095] 上記メモリアドレス信号 84は、 R AM 81のアドレスを頭次指定し、 これにより RAM81から複数の論理設定データのうち指定された Ίつ の論理設定データを出力する。
    [0096] なお、 この場合、 制御回路 85からのライ卜イネ一プル信号 wがイネ 一ブル状態の場合に上記出力動作が可能である。
    [0097] また、 メモリアドレス信号 84は、 デコーダ 80に入力されて、 デコ ーダ 80を動作させる。 デコーダ 80はアドレス制御回路 83から出力 されるゲート信号 86に従って、 対応する制御線 〜G 6 が願次ァク ティブになる。
    [0098] 本実施例は第 8図の第 2の実施例の場合と同じく、 ロジックアレイ部
    [0099] 21の 2ビットの出力 yi , Y 2 により、 4つの論理状態が発生し得る そこで、 RAM81は、 予めロジックアレイ部 21内の全ての P LA叉 点 15に对応する論理設定データ 76を、 状態 1〜4の 4つの状態数分 記憶している。
    [0100] このときの記億形式を第 Ί 0図 （ B〉 に示す。 周図において、 各状態 の領域 95〜 98内は、 第 1◦図 《B ) の状態 1の頜域 95に例として 示すように、 第 6図のロジックアレイ部 21内の入力線 ！ 〜£4 及び 出力線 Oi , 02 の各行に対応する領域に分割されている。
    [0101] 次に本実施例の動作につき説明する。 まず動作開始時に、 制御回路 85からのセレク ト信号 68により、 アドレスセレクタ 67が 2ビッ ト の初期設定アドレス 82を選択する。
    [0102] これにより、 アドレス制御回路 83は、 第 10図 （ B ) の状態 Ί〜4 の頜域 95〜98のうちいずれか 1つの状態の領域をアクセスする。 こ の場合、 メモリアドレス信号 84により、 第 9図のロジックアレイ部 21内の入力線 ι 〜£ 4 及び出力綜 CM . 02 の各行に対応する領域 毎にアクセスする。 その動作タイミングチャー ト図を第 " 1 1図に示す。
    [0103] ます、 制御回路 85からのライ トイネーブル信号"^が第 1 1図 < C) に示す如くローレベルとなり、 RAM81を出力可能状態にする。 次に アドレス制御回路 83は、 アドレスセレクタ 67の出力によって規定さ れる状態に対応する RAM 81上の領域のうち、 ロジックアレイ部 21 内の入力線 】 に対応する領域のアドレスをメモリアドレス信号 84に よって指定される。 これにより RAM8 "Iがアクセスされ、 対応する論 理設定データ 76がドライブバッファ 791 , 792 を介して制御線 75に出力される。
    [0104] また、 入力線 に対応するメモリアドレス信号 84はデコーダ 80 に入力される。 更に、 アドレス制御回路 83からゲー卜信号 86が第 1図 （ B ) のタイミングで出力される。 これにより、 デコーダ 80は ゲート信号 86がローアクティブとなるタイミングで制御鎳 ci をァク ティブにする。 制御線 c！ は AN Dアレイ 77内の入力線 £ ι の各 P L
    [0105] A叉点 15に接続される半導体スイッチング素子をオンにする。
    [0106] 上記動作により、 RAM 81から出力された論理設定データ 76は、 入力線 £ι の各 PL A叉点 13に接続されるラッチ回路 （反転増幅器 72, 73 ) にラッチされ、 その行の各 P LA叉点 1 5の論理状態が確 定する。
    [0107] そして、 アドレス制御回路 83は、 入力線^ 2 〜£4 及び出力線 Οι , 02 に対応するアドレスを第 1 1図 《 A ) に示すメモリアドレス信号 84として指定しながら、 上記と周様の動作を繰り返すことにより、 第 1 1図 （ C ) に示すライ 卜イネ一プル信号 Wがローアクティブとなって いる期間で、 ロジックアレイ部 21内の全ての P LA叉点 15の論理状 態が決定される。
    [0108] この論理状態で、 ライ卜ィネーブル信号 がインアクティブに戻った 後、 入力 X i , x 2 が入力されることにより、 ロジックアレイ部 21に おいて対応する諡理演算がなされ、 出力 y! , y 2 が確定する。
    [0109] 一方、 アドレスセレクタ 67において前記初期設定アドレス 82の入 力後は、 セレクト信号 68は出力 yi , y2 を選択するように制御する。 従って、 前記論理演算により出力 yi , y2 が確定すると、 その出力は アドレスセレクタ 67を介してアドレス制御回路 83に入力される。 そして、 ライ卜イネ一プル信号 Wが適当なタイミングで RAM 81を 出力可能状態にすることにより、 アドレス制御回路 83が前記と同様に して出力 yi , y 2 の論理状態に応じた状態領域の入力線 1 〜 ψ 及 び出力線 Οι , 02 の各分割領域のアドレスをメモリアドレス信号 84 として指定する。 これにより RAM81から読み出された論理設定デー タ 76が、 行単位でロジックアレイ部 21内の各 P LA叉点 15対応の ラッチ回路 （反転増榻器 72 , 73 ) にラッチされ、 ロジックアレイ部 21の各 P LA叉点 Ί 5の次の状態が決定される。
    [0110] このようにして、 本実施例によれぱ、 第 2実施例の場合と周様にして 出力 , y2 の論理状態が変化するに従い'、 ロジックアレイ部 21に よって形成される譫理回路の論理も動的に変化してゆき、 自己の出力状 態で回路の論理状態が遷移するという動作が実現される。
    [0111] 第 8図の第 2実施例は、 ロジックアレイ部 2 1 内の全ての P L A叉点
    [0112] 1 5に対応する容量のデータラッチ回路 6 1 を有しているのに対して、 第 9図の第 3実施例は、 ロジックアレイ部 2 Ί 内の各 P L A叉点 1 5に 対応して 1 つ 1つラッチ回路を有している点が異なる。
    [0113] また、 第 2実施例ではデータラッチ回路 6 1 はロジックアレイ部 2 1 の外部に設けられるのに対し、 第 3実施例ではデータラッチ回路 <反転 増幅器 7 2 , 7 3 ) は、 ロジックアレイ部 2 Ί の内部に設けられる点も 異なる。
    [0114] また、 本実施例では出力のみに従ってロジックアレイ部 2 1 の論理状 態の制御を行うようにしたが、 入力のみ又は出力と入力の双方に従って 論理状態を制御するようにしてもよい。
    [0115] 以上の第 1乃至第 3実施例は P L Aの ¾理規模の拡張をロジックァレ ィ部 2 Ίへ複数値の論理設定データを逐次切替入力することにより実現 している。 このため、 論理規模の拡張のためには、 ロジックアレイ部 2 1 に正確に論理設定データが設定入力されたか否かをチヱックするこ とが重要である。 次にこのチ Iヅクを行なう実施例 ^ついて説明する。 第 1 2図に示す本発明の第 4実施例において、 第 4図と同一構成部分 には同一符号を付してある。 ただし、 第 1 2図には切換え設定手段 2 4 に相当する回路部分は第 Ί 乃至第 3実施例のいずれにも適用できるので、 便宜上、 図示を省略してある。
    [0116] 第 1 2図において、 ロジックアレイ部 2 1 は 3つのブロック 211 , 212及び 213に分割されている。 これらの第 1 アロック 211 , 第 2ブロ ック 212及び第 3ブロック 213の良， 不良は、 入力端子 100からの試験 制御信号がハイレベルの時に後述する動作にて検出される。 また記億手 段 23を構成する叉点情報メモリ 101は上記のロジックアレイ部 21の 第 1乃至第 3ブロック 2t1, 2Ϊ2及び 213に対応して 3つのメモリ頜域 101a, 101b及ぴ 101cに分割されている。 これら分割メモリ領域 01a, 101 b及び 101Gは制御線 102i , 1022 及び 1023 を別々に 介して対応する第 1乃至第 3ブロック 211, 212及び 213へ論理設定デ ータを供給する。 これにより、 ロジックアレイ部 21は出力端子 26へ 出力信号を取り出すと同時に、 PLA叉点 1 5に設けられている半導体 スイッチング素子 22の才ンノオフ情報である叉点部信号を出力線
    [0117] 103ι 〜 103s へ出力する。
    [0118] 出力線 103! 〜 103s へ出力された叉点部信号は叉点部信号セレクタ 104に供給される。 また、 制御線 102ι 〜 102^ へ ¾力された論理設定 データは叉点情報信号セレクタ 105に供給される。 叉点部信号セレクタ 104と叉点情報信号セレクタ 105とは、 入力端子 106からのセレクタ制 瑯信号により酹锄され、 各々入力される 3つの信号のうちの一つを選択 してパリティチ Iヅカ ^ 108へ供給する。 比較器 109はパリティチ エツ力 107及び 108によるパリティチェック結果を夫々比較し、 一致す るときは正常， 不一致のときは不良であることを示す検出信号を出力端 子 111へ出力する。 すなわち、 叉点部信号セレクタ 104, 叉点情報信号 セレクタ 105, パリティチェッカ 107, 108及び比較器 109はロジック アレイ部 21の各アロック 211, 212及び 213の良 Z不良検出部 110を 構成している。
    [0119] 次に第 1 2図の各部の構成について更に詳細に説明する。 第 Ί 3A図 は第 1 2図の gジックアレイ部 21の一実施例の構成図、 第 13B図は 第 13 A¾の要部の構成図を示す。 同図中、 第 Ί 2図と同一構成部分に ！ I
    [0120] - 2 1 - は同一符号付し、 その説明を省略する。 第 1 3 A図において、 入力端子 25 I 〜 253 の入力信号は、 入力バッファ 115ι 〜 1153 を介して 0 路 Η6ι 〜 116s に入力され、 この O R回路 116ι 〜 1163 で入力 端子 100からの試験制御信号と論理和をとられる。
    [0121] O R回路 116! 〜 1163 の出力端子は入力線 117! 〜 117s に接続さ れている。 また、 出力線 118! , 1182 及び 1183 は入力線 117! ， 117 及び 1173 に直交して配置され、 出力バッファ 119! , U92 及 び 1193 を介して出力端子 2 6 ι , 262 及び 26s に接続されている < 上記の入力線 117! 〜 1173 と出力線 118! 〜 1183 の交叉点 （ P L
    [0122] A叉点 15には各々第 13 B図に示すように半導体スイッチング素子 2 2としてトランジスタ 120が設けられている。 このトランジスタ 120 のゲートは制御鎳 102ι 〜 1023 ) に接続され、 トランジスタ 120 のドレイン又はソースは出力線 103 ( 103ι 〜 1033 ) に接続されてい る。
    [0123] また、 叉点部信号セレクタ 104と叉点情報信号セレクタ 105の各々は 第 14図に示す如き、 多入力 m+1出力のセレクタで構成されている。 周図中、 nはブロック分割数に 1を減じた値 （よって、 本実施例では n = 2 ) 、 m+1は'データのビット数， Xは nより大きい最小の 2のべき 数を示す。 ^og2 Xで表わされるセレクト信号により i ko (ただし、 k = o〜n ) 〜 i kmが選択されて出力信号 0。 〜Om として取り出さ れる。
    [0124] 第 1 5図は第 1 2図のパリティチェッカ 10乙 108の構成を示す。 パ リテイチ Iッカ 107, 103の各々はセレクタ 104, 105から取り出され た m+ 1ビッ トの信号を m— 1假の 2入力排他的論理和回路で不一致検 出を行なう回路構成とされている。 次に上記第 1 2図乃至第 1 5図に示した構成の第 4実施例の動作につ いて説明する。 ます、 ロジックアレイ部 2 Ίへ入力端子 100よりハイレ ベルの試験制御信号が入力さ—れる。 これにより、 第 1 3 A図の O R回路 116} 〜 1163 の各出力信号、 すなわち入力線 Π7ι 〜 1173 の信号 はすべてハイレベルに固定される。 このため、 分割メモリ領域 101 a〜 101 cから靱瑯琮 10 ι 〜 1023 を介して入力される論理設定データが " 1 " の半導体スイッチング素子 2 2 ( トランジスタ 120 ) は、 オンと される。
    [0125] また、 各半導体スィツチング素子 2 2から取り出された叉点部信号は、 叉点部信号セレクタ 104へ送出される。 これと同蒔に、 上記論理設定デ 一タが叉点情報信号セレクタ 105へ送出される。 叉点部信号セレクタ
    [0126] 104と叉点情'報信号セレクタ 105は、 セレクタ制御信号により制御され- 叉点部信号と讒理設定データが、 ロジックアレイ 2 1のプロック 2U〜
    [0127] 213と叉点情報メモリ 101の分割メモリ領域 101 a〜 101 cに対応して. 選択される。
    [0128] 例えば叉点部信号セレクタ 104によりロジックアレイ部 2 1の第 1ブ ロック 211の叉点部信号が選択され fcときは、 叉点情報信号セレクタ 105により叉点情報メモリ 101の第 1メモリ領域 101 aの論理設定デー タが選択される。
    [0129] 叉点部信号セレクタ 104から出力された信号は、 パリティチ Iッカ
    [0130] 107へ送出されて、 パリティチェックが行われる。 パリティチェッカ 107によるパリティチ Iック結果は、 オン状態となっている半導体スィ ツチング素子 2 2 ( 120 ) の儷数により決定される。
    [0131] また、 叉点情報信号セレクタ t05から出力された信号は、 パリティチ エツ力 108へ送出されて、 パリティチェックが行われる。 パリティチェ ッカ 103によるパリティチェック結果は、 半導体スイッチング素子 2 2 ( 120 ) をオンにするための叉点情報信号により決定される。
    [0132] 比較器 109において、 パリティチ: Lッカ 107と 108によるパリティチ I ック桔果が比較される。 これは、 実際の半導体スイッチング素子 2 2
    [0133] ( 120 ) がオン状態である個数と叉点論理設定データが半導体スィッチ ング素子 2 2 ( 120 ) のオンを要求した個数とを比較していることと等 等価である。 そして、 その個数が異なれば、 ロジックアレイ部 2 1 に何 らかの不良があるということになり、 この場合は、 比較器 109より出力 缡子 " 1へ不良検出信号を出力する。 これにより、 P L. Aは自己診靳機 能を持つことができる。
    [0134] 第 1 6図は不良プロックが検出されたときの説明図を示す。 同図 （ A ) に示すように、 叉点情報メモリ 101とロジックアレイ部 2 1 がそれぞれ 対応して 3つのプロックに分割されている。 ここで、 第 1 6図 （ B ) に 示すように第 3プロック 213において不良が検出されたとすると、 この 第 3ァ Dック 213に対応する第 3メモリ領域 101 cとロジックアレイ部 2 1 の第 3プ αック 213の使用が禁止される。 そして、 叉点情報メモリ
    [0135] 101の第 1 , 第 2メモリ領域 101 a , 101 bに□ジックアレイ部 2 1へ の倩報が書き込まれ、 ロジックアレイ部 2 1 の第 1 , 第 2ブロック 211 ,
    [0136] 212により篛理回路が構成される。
    [0137] ところで、 上記の説明はロジヅクアレイ部 2 1 又は叉点情報メモリ 101のハードウ：!：ァが不良の場合についての説明であるが、 本実施例は この場合に Sらす、 論理設定データの不良も検出することができる。 す なわち、 叉点情報メモリ 1ひ1に記憶されている論理設定データは第 1乃 至第 3実施钢では複数個 （複数種類） あるから、 各々の論理設定データ について願次上記の不良検出を行なうと、 複数個の検出結果が頭次得ら れる。
    [0138] ロジックアレイ部 2 Ί又は叉点情報メモリ 101のハードウヱァが不良 であるときは、 上記の複数個の検出結果はすべて不良を示す。 これに対 し、 上記複数儘の論理設定データのうち特定の論理設定データに誤りが あるときは、 その特定の論理設定データにおける検出結果のみが不良を 示す。 これにより、 本実施例は論理設定データの不良検出もできる。
    [0139] (産業上の利用可能性〕
    [0140] 以上のように、 本発明によれば、 複数個の論理設定データに応じた複 数儷の論理回路を 1つのロジックアレイ部により設定することができる ため、 1つのロジックアレイ部の論理規模を等価的に複数の論理規模に 拡張することができる。 また、 本発明は 1つのロジックアレイ部の出力 信号をその□ジプクアレイ部の入力側に帰還すると同時に異なる論理設 定データに切換えるため、 複数個の論理設定データによる複数個の論理 S路を等価的に链続接続したときに得られる複雜な論理演算結果を最小 限のハードウ！：ァ構成で得ることができる。
    [0141] また、 本発明ではロジックアレイ部の入力信号又は出力信号の論理状 態に応じて複数想の論理設定データを選択して αジ yクアレイ部によつ て形成される論理 S路の構成が変化するようにしたため、 複数の論理回 路により得られる複数の演理演算をロジックアレイ部の入力信号又は出 力信号に応じて選択することができ、 多種類の演理演算を最小陧のハー ドウ rァ耩成で実現することができる。
    [0142] 更に、 本発钥ではロジックアレイ部を複数のプロヅクに分割すると共 に、 論理設定データをロジックアレイ部に供洽するメモリも同じ複数の メモリ镊域に分鶴し、 複数のメモリ領域から読み出した論理設定データ を、 ロジックアレイ部の複数のプロックに供給し、 そのうち対応する - - つのメモリ頜域の論理設定データとロジックアレイ部の一つのブロック 内の半導体スィツチング素子の出力とを比較することにより、 不良の有 無を検出しているため、 不良のブロックを除いて論理回路を構成するこ とができ、 不良に対する救済装置を確率でき、 また効率良く P L Aを使 用できる。 また、 この場合は、 論理設定データが正確に切替えられたか のチヱックも行なうことができる。
    权利要求:
    Claims

    請求の範囲
    Π) 外部からの論理設定データにより P L A叉点に設けられた半導体 スイッチング素子 （ 22》 がスイッチング制御されることにより論理回 路が設定され、 入力信号に対し該設定された論理回路による論理演算を 行ない、 得られた演算桔果を出力するロジックアレイ手段 （ 21 ) と、 前記論理設定データが予め複数個記憶されている記億手段 （ 23 ) と、 該記億手段 （ 23〉 に記億された該複数個の論理設定データのうち一 つの論理設定データの選択を行ない該ロジックアレイ手段 《 2 Ί ) へ供 給して該ロジックアレイ手段 （ 21》 の論理回路を切替え設定する設定 手段（ 24 ) とを有し、
    該入力信号に対し該設定手段 （ 24 ) により該ロジックアレイ部 （21) の論理設定を切替えながら演算を行なうプログラマブル · ロジックァレ ィの論理規模拡張構成。 前記ロジックアレイ手段 （ 21 ) は複数のプロック （ 211〜 213) に分割され、 前記 S億手段 { 23 ) は該ブロック （ 211〜 213) と同数 の複数のメモリ領域 （ 1(Ha〜 101c ) に分割され、
    該複数のメモリ頜域 （ 101 a〜 101 c) のうち 1つのメモリ頜域から 読み出した論理設定データと、 該'論理設定データを該ロジックアレイ手 段 （21 ) の複数のプロック （ 211〜 213) のうち対応するプロックに 供給することにより得られる該プロック内の半導体スイッチング素子 ( 120)のオン Zオフ情報とを比較して一致 Z不一致を検出する良 Z不 良検出手段 （ "ひ） を設けたことを特徴とする請求の範囲第 1項記載の プログラマプル♦ □ジックアレイの論班規模拡張構成。 ® 外部からの論理設定データにより P LA叉点に設けられた半導体 スイッチング素子 （ 22 ) がスイッチング制御されることにより諭理回 路が設定され、 入力信号に対し該設定された論理回路による論理演算を 行ない、 得られた演算锫果を出力するロジックアレイ手段 （ 21 ) と、 前記論理設定データが予め複数個記億されている記億手段 （ 23 ) と、 該記億手段 （ 23 ) から該複数儺の論理設定データのうち一つの論理 設定データを選択出力して該ロジックアレイ手段 （ 21 ) へ供給する選 択出力手段 （ 37 i 〜37τη ) と、
    該ロジックアレイ手段 （ 21 ) に設定された論理回路により演算を行 なった結果を一時記億し、 記憶結果を該 oジックアレイ部 （ 21〉 の入 力又は演算結果出力として出力するラッチ手段 （38, 39 ) と、
    該ラッチ手段 （38, 39〉 からのラッチ信号が供給され、 該ラッチ 手段 （38， 39 )で演算結果をラッチしている期簡に該記億手段 （23) の中の論理設定データのうち 1つを選択し、 論理設定データを書き替え る設定手段 （ 24 ) とを有し、
    該入力信号に対し、 該設定手段 （ 24 ) により該ロジックアレイ手段
    ( 21 ) の篛理設定データを書き替え、 該ロジックアレイ手段 （ 21 ) の演算結果を該ロジックアレイ手段 （ 2 Ί ) に帰還することで論理規模 の拡張をすることを特徴とするプログラマブル · ロジックアレイの論理 規模拡張構成。
    (4) 前記ラッチ手段は前記ロジックアレイ手段 （ 21》 に前記複数個 の論理設定データが顒次入力され最後の論理設定データが記億手段
    ( 23 )から選択手段 （37i 〜 37m ) を介して入力されたときに該 . ロジックアレイ手段 （ 21 ) から取り出される出力信号をラッチして'得 た第 1のラッチ信号を外部へ出力し、 該最後の論理設定データ以外の泡 の論理設定データが記憶手段 ί 23 > から選択手段 （ 3 7 i 〜3 7m ) を介して該ロジックアレイ手段 （ 21 ) へ供狯される毎に該ロジヅクァ レイ手段 （ 2 Ί 》 の出力信号をラッチして得た第 2のラッチ信号を該ロ ジプクアレイ手段 （ 21 ) の入力側へ帰還する手段 （ 38 , 39 ) を含 み、
    前記設定手段は、 前記複数儼の論理設定データのうち 1番目の一つの 論理設定.データ 記億手段 （ 23》 から選択手段 （ 3 7 i 〜37tn ) を 介して該 Dジックアレイ手段 （ 2 1 ) に入力される期間は該外部からの 入力信号を該ロジックアレイ手段 （ 2 1 ) へ選択出力し、 2番目以降の 論理設定データが記億手段 （ 23》 から選択手段 （ 3 7 τ 〜37m > を 介して該□ラックアレイ手段 （ 21 ) に入力される期簡は該第 2のラッ チ信号を該 Dジックアレイ手段 （ 2 1 〉 へ選枳出力する入力選択手段
    ( 34 ) を有することを特徴とする請求の範囲第 3項記載のプログラマ アル · oジックアレイの論理規模拡張構成
    前記記憶手段は各々 1つの論理設定データが記憶されている全部 で複数钽のレジスタ （ 35 , 36〉 からな.り、 前記選択出力手段は該複 数儷のレジスタ （35， 36) に各々記憶されている mビ ^ト （mは整 数） の論理設定データの予め割当てられたビッ 卜が入力される全部で m 個のセレクタ （ 3 7 i 〜37 ) からなることを特徴とする請求の範囲 第 3項記載のプ Dグラマプル · ロジックアレイの論理規模拡張構成。 e 前記ラッチ手段は、 前記ロジックアレイ手段 （ 21 ) の出力信号 と制瑯信号とが供給され、 前記複数懾の論理設定データのうち最後に切 I :■
    - 29 - 替入力される論理設定データが入力されるときにレベルが変化する該制 御
    信号に基づいて、 該齣卸信号のレベル変化時の該ロジックアレイ手段
    ( 21 》 の出力信号をラッチし、 これを出力端子 （ 46! , 462 ) へ 出力する第 1のラッチ手段 （39〉 と、 前記ロジックアレイ手段 （ 21 ) の出力信号と制御信号とが供給され、 該最後に切替入力される論理設定 データ以外の他の論理設定データが記憶手段 （ 23 ) から該ロジックァ レイ手段 < 21 ) へ供給される毎に該ロジックアレイ手段 （ 21 ) の出 力信号をラッチし、 これを前記入力選択手 (34 ) へ帰還する第 2の ラッチ手段 （38 ) とよりなることを特徴とする請求の籍囲第 3項記載 のプログラマプル · ロジックアレイの論理規模拡張構成。
    (7) 前記入力選択手段は、 入力信号と前記第 2のラッチ手段 （38 ) の出力信号が供給され、.就御信号に応じて該入力信号及び該第 2のラッ チ手段 （38) の出力信号の一方を選択出力するセレクタ （33! , 332 ) からなることを特徴とする請求の範囲第 6頃記載のプログラマ ブル · ロジックアレイの 理規模拡張構成。
    (B) 前記 Dジックアレイ手段 （ 21 ) は複数のァ Dック （ 211〜 213) に分割され、 前記記億手段 < 23》 は該ブロック （ 211〜 213) と同数 の複数のメモリ領域 （ 101a〜 101c) に分割され、
    該複数のメモリ領域 （ 101 a〜 101c) のうち 1つのメモリ領域から 読み出した論理設定データと、 該論理設定データを該ロジックアレイ手 段 （ 21 ) の複数のプロック < 211〜 213) のうち対応するプロックに 供給することにより得られる該プロック内の半導体スィッチン 素子 ( 120) のオンダオフ情報とを比較して一致/不一致を検出する良 Z不 ¾検出 -段 110) を設けたことを特徴とする請求の範囲第 3項記載の プログラマプル♦ ロジックアレイの論理規模拡張搆痰。
    Θ) 钪記ロジックアレイ手段 （ 21》 は入力パップア （ 115! 〜
    115s ) の出力信号と試験靱卸信号との論理和をとり、 入力バッファと 入力镍 （ 117ι 〜 1173.) との園に接続されている OR回路手段
    ( 1 6ι 〜 1163 ) を有することを特徴とする請求の氯囲第 3項記載の プログラマブル♦ ロジックアレイの論理規模拡張構成。
    前記半導体スイッチング素子はトランジスタ （ 120) であり、 該 トランジスタ （ 120) のゲートに前記論理設定データの 1 ビ^トを入力 すると共に、 前記半導体スイッチング素子 （ 120》 のオン Ζオフ情報を 該トランジスタ （ 120) のドレイン又はソースから取り出すことを特徴 とする請求の範囲第 3項記載のプ Dグラマブル♦ ロジックアレイの論理 規模拡張構成。
    (^1) 前記良ノ不良検出手段 （ Π0> は、 前記ロジックアレイ手段 （21〉 のすベてのプロック （ 211〜 213) から取り出される半導体スィッチン グ素子 （ 12ひ） の才ンノオフ情報が入力される叉点部信号セレクタ
    ( 104) と、 前記複数のメモリ領域 ί 101 a〜 101c ) の各々から読み 出した論理設定データが入力される叉点情報信号セレクタ （ 105> と、 該叉点部信号セレクタ （ 104) の出力信号のパリティチェックを行なう 第 1のパリティチ Iッカ （ 107〉 と、 該叉点情報信号セレクタ （ 105) の出力信号のパリティチェックを行なう第 2のパリティチェ y力 （ 108) と、 該第 1及び第 2のパリティチェッカ （ 10 108〉 の両出力信号の 一致. Z不一致を比較する比較器 （ 109) とよりなることを特徴とする請 求の範涠第 3項記載のプログラマブル♦ ロジックアレイの論理規模拡張 構成 o
    (12) 前記第 1及び第 2のパリティチヱッカ （ 1ひ乙 08) は、 夫々複 数個の铢他的論理和回路で構成し、 入力信号の各ビッ 卜の値の一致 Z不 一致を判定する請求の範囲第 3項記載のブログラマアル · ロジックァレ ィの論理規模拡張構成。
    (13} 前記叉点情報セレクタ （ 105》 及び前記叉点部信号セレクタ { 104) の各々は、 前記メモリ頜域 （'101 a〜 101c ) からの m + 1ビ ッ 卜の論理設定データ又は前記プロック （ 211〜 213) からの半導体ス ィツチング素子の m+ 1ビッ ト <mは整数） のオン Zオフ情報が同特に 入力され、 一つのメモリ領域又は一つのブロッ夕の m+ 1ビッ トの信号 を外部から供給されるセレクタ制御信号に応じて選択出力する多入力 m
    + 1出力のセレクタであることを特徴とする請求の範囲第 3項記載のブ ログラマブル♦ ロジックアレイの論理規模拡張構成。
    (14) 外部からの論理設定データにより P L A叉点 （ 1 5 ) に設けられ た半導体スイツチング素子がスイッチング制御されることにより論理回 路が設定され、 入力信号に対し該設定された論理回路による論理演算を 行ない、 得られた演算結果を出力するロジックアレイ手段 （ 21 ) と、 前記論理設定データが予め複数儘記億されている記憶手段 （ 63，
    81 ) と、 該ロジックアレイ手段 （ 21 ) の出力信号及び入力信号の少なくとも 一方を該記億手段 （ 63, 81 > へのアドレス信号として印加し、 該出 力信号及び入力信号の少なくとも一方の論理状態に基づく該アドレス信 号の値により該記憶手段 （ 63. 8 Ί > に記憶されている複数個の論理 設定データのうちの一つの論浬設定データを該ロジックアレイ手段 （21) へ供耠する制瑯手段 （67, 70 ； 67, 83, 85 ) と、
    を有し、 前の入力信号と演算の結果に基づき次の入力信号を演算する 論理設定データを決め、 PL Aの論理規模を拡張するァログラマプル . ロジックアレイの論理規模拡張耩瘃。
    (m 前記記憧手段 （63, 81 ) はランダム♦ アクセス♦メモリ （63) であり、 前記制御手段 （67* 70 : 67， 83, 85 ) は、 前記ロジ ックアレイ手段 （ 21 ) の出力信号及び入力信号の少なくとも一方と初 期設定アドレス （ 66) とが入力されるアドレスセレクタ （ 67 ) と、 該 Dジックアレイ手段 （ 21 ) の動作開始時に該アドレスセレクタ （6
    7 ) より該初期設定アドレス （ 66) を選択出力させ、 該ロジックァレ ィ手段 （ 21〉 の初期動作時に該ロジックアレイ手段 （ 21》 に設定さ れた論理回路の演算結果出力後は該アドレスセレクタ （67 ) より該ロ ジックアレイ手段 （ 21 > の出力信号及び入力信号の少なくとも一方を 選択出力させる第 2の弒鄧手段 < 70 ) とからなることを特徴とする請 求の範囲第 14項記載のプログラマブル♦ E3ジックアレイの論理規模拡 張構成。
    (16) 前記記億手段 （ 63, 81 ) から読み出された論理設定データを 一括してラッチし、 前記ロジックアレイ手段 （ 21 ) の各 P L. A叉点の 半導体スイッチング素子に供給するデータラッチ手段 （ 61 ) を有する ことを特徴とする請求の範囲第 14項記載のプログラマブル♦ ロジック アレイの論 S!規模拡張構成。
    (17} 前記 I御手段 （ 67, 70 : 67, 83, 85〉 は、 前記ロジッ クアレイ手段 （ 21 ) の出力信号及び入力信号の少なくとも一方と初期 アドレス （82 ) とが入力されるアドレスセレクタ （ 67 ) と、 該ロジ ックアレイ手段 （ 21 ) の動作篛始時に該アドレスセレクタ （ 67〉 よ り該初期設定アドレス （ 82》 を選択出力させ、 該ロジックアレイ手段
    ( 21 ) の初期動作時に該ロジックアレイ手段 < 21 ) に設定された論 理回路の演算結果出力後は該アドレスセレクタ < 67 ) より該ロジック アレイ手段 （ 21 ) の出力信号及び入力信号の少なくとも一方を選択出 力させる鲥御回路 （85 ) と、 該アドレスセレクタ （ 67 ) の出力信号 が供給され、 これを前記記億手段 （ 81 ) ヘアドレス信号として供給す ると共にゲート信号 ( 86 ) を出力するアドレス制御回路 （ 83〉 とか らなることを特徴とする請求の範翻第 1 4項記載のプログラマブル * 口 ジックアレイの篛理規模拡張構成。
    (18) 前記ロジックアレイ手段 （ 21 ) は、 各 PL A叉点 < 15〉 に設 けられた半導体スイッチング素子の制卸端子の入力側に夫々設けられ、 前記論理設定データをラッチするラッチ手段 （ 72， 73 ) と、 該ラッ チ手段 （ 72, 73 ) と前記記億手段 （ 81 ) との間に夫々設けられた ラッチ動作制御用スイツチング素子手段 《 74 ) と、 該アドレス制御手 段 （83)からアドレス信号とゲ一卜信号とが夫々供給され、 該ラッチ動 作制御用スイッチング素子 《 74 ) のうち PL A叉点 （ 1 5 ) の同じ行 に設けられたラッチ動作制御用スイッチング素子 （ 74 ) を同時にオン とし、 かつ、 該ラッチ動作鲥瑯用スイッチング素子 （ 74 ) を顒次各行 毎に持系列的にオンとするデコータ手段 （80》 とを有することを特徴 とする請求の範囲第 Ί 7項記載のプログラマプル * ロジックアレイの論 理規漠拡張構成。
    U9} 前記記憶手段 （8-1 ) は、 前記ロジックアレイ手段 （21 ) 内の すべての PL A叉点 （15 ) に対応する論理設定データを予め複数髓記 億されたランダム · アクセス ' メモリ （81 )であり、 該ランダム · 7 クセス♦メモリ （81 ) には該複数個の論理設定データの各々が別々の 領域に記憶され、 かつ、 各論理設定データが、 該 Qジックアレイ手段
    ( 21 )内の複数の入力線及 出力線の各行に対応する論理設定データ 毎に分 15して記億されて ることを特徴とする請求の範囲第 1 7項記載 のプログラマプル · ロジックアレイの ¾斑規模拡張構成。
    (20) 前記ロジックアレイ手段 （ 21 ) は複数のプロック （ 21^〜 213) に分割され、 前記記億手段 (63 ) は該プロック （ 211〜 213) と同数 の複数のメモリ镇域 （ 101a〜 101c》 に分割され、
    該複数のメモリ頜域 （ 101 a〜 101 c) のうち 1つのメモリ領域から 読み出した論理設定データと、 該論理設定データを該ロジックアレイ手 段 （ 21 ) の複数のプロック （ 211〜 213) のうち対応するブロックに 供給することにより得られる該プロック内の半導钵スイッチング素子 ( 120) のオン Zオフ情報とを比較して一致/不一致を検出する良 Z不 良検出手段 （ 0》 を設け fcことを特徴とする請求の範囲第 14項記載 のブログラマブル · ロジックアレイの論班規模拡張構成。 (21) 前記ロジックアレイ部 （ 21 ) は入力バッファ ( 11 〜 1153 ) の出力信号と外部装置から与えられる試験制御信号との論理和をとり、 入力バッファと入力鎳 < 117ι 〜 1173 ) との簡に接続されている OR ©路手段 （ 116】 〜 11&3 ) を有することを特徴とする請求の範囲第
    20項記載のプログラマブル · ロジックァレィの！ ¾理規模拡張構成。
    (22) 前記半導体スイッチング素子はトランジスタ （ 120) であり、 該 トランジスタ （ 120) のゲー卜に前記論理設定データの 1 ビ ^ 卜を入力 すると共に、 前記半導体スイッチング素子 （ 120) のオンノ才フ情報を 該トランジスタ ( 120) のドレイン又はソースから取り出すことを特徴 とする請求の範囲第 20項記載のプログラマプル， ロジックアレイの論 理規模拡張構成。
    (23) 前記良 Z不良検出手段 （ 110) は、 前記ロジックアレイ手段 （21) のすベてのプロヅク （ 211〜 213) から取り出される半導体スィッチン グ素子 （ 120〉 のオン/オフ情報が入力される叉点部信号セレクタ
    ( 104) と、 前記複数のメモリ頜域 < 101 a〜 101 C ) の各々から読み 出した論理設定データが入力される叉点情報信号セレクタ （ 105) と、 該叉点部信号セレクタ （ 104) の出力信号のパリティチェックを行なう 第 1のパリティチ： tッカ （ 1ひ 7) と、 該叉点情報信号セレクタ （ 105》 の出力信号のパリティチェックを行なう第 2のパリティチェッカ （ 108) と、 該第 1及び第 2のパリティチェッカ （ 107, 108) の両出力信号の 一致 Z不一致を比較する比較器 < 109) とよりなることを特徴とする、 請求の範囲第 20項記載のプログラマプル ♦ ロジックアレイの論理規模 拡張構成。 (24) 前記第 1 及び第 2のパリティチ Iッカ （ 107, 108 ) は、 夫々複 数僭の排他的論理 ¾ S路で構成し、 入力信号の各ビッ 卜の値の一致 Z不 一致を判定することを特徴とする請求の範囲第 2 0項記載のプログラマ プル♦ □ジックアレイの論理規模拡張構成。
    (25) 前記叉点情報信号セレクタ （ 105》 及び前記叉点部信号セレクタ ( 1ひ 4 > の各々は、 前記メモリ領域 （ l(n a〜 101 G ) からの m + 1ビ プ卜の論理設定データ又は前記ァ αック 〈 211〜 213) からの半導钵ス イッチング素子の m + 1 ビッ ト （mは整数） のオン 才フ情報が同時に 入力され、 一つのメモリ領域又は一つのブロックの πι ·ι 1 ビ y卜の信号 を外^から供給されるセレクタ 镰信号に応じて選択出力する多入力 m + 1出力のセレクタであることを特徴とする請求の範翻第 2 0項記載の プ Dグラマアル · Dジックアレイの論理規模拡張構虞。
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